Как управлять семисегментным индикатором на FPGA Basys 3 с помощью Verilog
FPGA Discovery (Learning How to Work with FPGAs)
0:00 / 0:00
Как управлять семисегментным индикатором на FPGA Basys 3 с помощью Verilog
29 570 просмотров · 4 г. назад
FPGA Discovery (Learning How to Work with FPGAs)
2,41 тыс. подписчиков
29 570 просмотров · 4 г. назад
Используя справочное руководство Digilent Basys3 и демонстрационную схему, реализованную на FPGA, я хотел бы объяснить логику управления 7-сегментными дисплеями на Basys3, как я это делал в предыдущих видео.
ОБНОВЛЕНИЕ: Расчет периода обновления в 1 мс неточен. Для расчета периода обновления следует учитывать следующее:
Частота тактового сигнала 100 МГц составляет 10 нс, то есть 10 x 10^-9 секунд или 1 секунда / 100 000 000. Следовательно, чтобы достичь периода в 1 мс, 10 нс умножаются на 100 000. Таким образом, 100 000 тактов тактового сигнала 100 МГц равны 1 мс. Поэтому, например, чтобы достичь периода обновления в 2 мс, расчет для digit_timer должен быть 10 нс x 200 000 = 2 мс. Таким образом, 200 000 тактов тактового сигнала 100 МГц составляют период в 2 мс. Следовательно, при периоде обновления разряда в 2 мс таймер разряда (digit_timer) досчитает до 199 999, затем сбросится и переключится на следующий выбор разряда (digit_select). Извините за путаницу.
Все файлы можно найти по адресу:
https://github.com/FPGADude/Digital-D...
