Proyecto de comunicación serial (Transmisor/Receptor) con FPGA en VHDL - [PARTE 5]

En este vídeo se muestra la parte 5 de la implementación de comunicación serial con FPGA en VHDL. Se muestra la prueba física del proyecto en la FPGA Nexys 2. El proyecto consta de varios bloques lógicos para realizar una tarea determinada. En esta primera parte se explica el planteamiento del problema, teoría de componentes y propuesta de la solución. Se utiliza la IDE de programación de Xilinx ISE. El objetivo del proyecto es crear la comunicación serial correcta entre el PC y la FPGA.