abc von TTL und CMOS Teil 3 - Karnaugh Plan, KV Diagramm zur Schaltungsoptimierung erklärt

Wir lernen heute eine weitere, für einige vielleicht einfachere, Methode kennen, um Logikgleichungen zu optimieren. Eine Art grafische Lösung ohne großen Rechenaufwand. 0:00 - Einleitung 0:56 - KV-Diagramm aufstellen 4:45 - Das KV-Diagramm ausfüllen 5:27 - Blockbildung 7:49 - Logikgleichung ablesen 10:38 - Ein Beispiel zum selbst probieren 12:12 - Don't care Zustände 13:52 - Neue Hausaufgabe 15:40 - Lösung der letzten Hausaufgabe Achtung, bitte die kleine Fehlerkorrektur zum Video beachten:    • Fehlerkorrektur 2021 - So wäre es richtig ...   aber vielleicht erst mal selbst versuchen, den Fehler zu finden 😉.