Не бойтесь УФ-излучения.

Разработчики аппаратного обеспечения обычно очень заняты своей работой и у них остается мало времени на эксперименты с новыми методологиями. К сожалению для них, официальная документация по UVM (Universal Verification Methodology) была написана инженерами-верификаторами для инженеров-верификаторов, сосредоточившись на высокоуровневых функциях и полностью игнорируя детали более низкого уровня, такие как подключение тестового стенда UVM к проекту. Наш вебинар начинается с подробного обзора интерфейсов SystemVerilog с особым вниманием к виртуальным интерфейсам. Затем он переходит к последовательностям и другим элементам данных, обрабатываемым секвенсорами и передаваемым в тестируемый проект через драйверы. Объясняется роль мониторов и табло в анализе результатов. Презентация завершается настройкой среды и запуском тестов из модуля верхнего уровня.