Полное руководство: Изучение Verilog-A за один длинный урок | Что такое Verilog-A

Этот исчерпывающий видеоурок представляет собой всестороннее изучение Verilog-A, ключевого языка поведенческого моделирования, необходимого для проектирования аналоговых схем. Охватывая его основы, подходы к моделированию и такие дисциплины, как DISCIPLINES.VAMS, урок предлагает практические примеры и подробные объяснения, обеспечивая всестороннее понимание возможностей Verilog-A. От обсуждения типов данных до анализа объявлений ветвлений и управляемых источников, каждая концепция тщательно рассматривается. Кроме того, зрители получают представление о структурном моделировании, директивах препроцессора и бесшовной интеграции Verilog с Verilog-A, повышая свою квалификацию в проектировании и реализации аналоговых схем. Скачать коды: https://www.techsimplifiedtv.in/p/ver... Нажмите на временную метку и перейдите непосредственно к главам: 00:00:00 Начало и введение 00:01:10 Начало 1-й серии и оглавление глав 00:01:36 Зачем был создан Verilog-A? 00:02:06 SPICE и Verilog-A 00:03:00 Различные компактные модели BSIM 00:03:42 Фрагмент модели BSIM на Verilog-A 00:04:50 Verilog, Verilog-A, Verilog-AMS 00:07:28 Дисциплины/Природы из DISCIPLINES.VAMS 00:09:23 Основы HDL в Verilog-A 00:10:40 Подход к моделированию в Verilog-A 00:11:49 Консервативное моделирование и пример кода 00:13:59 Параллельный RLC: множественные вклады 00:16:03 Моделирование потока сигналов и пример кода 00:18:37 Начало EP-2 и указатель глав 00:19:08 Наследование в природе и дисциплине 00:19:24 Атрибуты в Nature & Discipline 00:19:59 Производная природа 00:20:40 Пример родительско-дочерней структуры в Nature & Discipline 00:21:57 Использование дисциплины 'Ground' 00:22:50 Использование дисциплины 'Wreal' (используется в 'моделировании действительных чисел') 00:23:54 Строковые и вещественные типы данных в Verilog-A 00:24:45 Целочисленные и параметрические типы данных в Verilog-A 00:25:24 Спецификация диапазона параметров с примерами 00:28:33 Типы ветвлений 00:29:26 Синтаксис объявления ветвления с примером 00:30:26 Объявление ветвления с векторными узлами 00:31:20 Введение в аналоговые блоки 00:32:29 Комментарии в Verilog-A 00:32:56 Два типа Аналоговый блок 00:34:21 Операторы и операторы вклада 00:35:30 Операторы и операторы присваивания 00:36:12 Косвенное присваивание (теория и пример) 00:38:34 Теория и пример неявных уравнений 00:39:53 Четыре типа управляемых источников в Verilog-A 00:41:36 Зарезервированные ключевые слова, функции и константы 00:43:35 Начало EP-3 и указатель глав 00:44:01 Сравнение Verilog и Verilog-A 00:45:15 Функции отображения ($strobe, $write, $display, $monitor) 00:46:22 Структуры управления и циклы 00:46:35 If-Else 00:47:11 If и Else-If 00:48:40 Операторы: логические Арифметические, побитовые, реляционные операции 00:49:41 Оператор case 00:51:03 Оператор repeat 00:51:52 Цикл while 00:52:36 Цикл for 00:53:16 Бесконечный цикл 00:54:25 Оператор generate 00:56:37 Сглаживание оператора generate после компиляции и детализация 00:57:19 Начало главы о функциях 00:57:30 Пользовательские функции: ограничения и пример 01:00:08 Предопределенные функции 01:00:31 Функции доступа к сигналу 01:01:42 Аналоговые операторы, также известные как аналоговые фильтры 01:02:42 Аналоговые операторы: ограничения 01:03:59 Оператор задержки 01:04:51 Абсолютная задержка Оператор 01:05:16 Оператор перехода, также известный как Фильтр перехода 01:06:45 Оператор нарастания, также известный как Фильтр нарастания 01:07:42 Аналоговые события и диаграмма событий 01:09:40 @initial_step и @final_step 01:10:33 @initial_step: Пример 01:12:38 @cross: событие мониторинга 01:14:19 @timer: событие, специфичное для момента времени 01:16:03 Составной пример: @initial_step, @timer и @final_step 01:17:05 Начало EP-4 и указатель глав 01:17:32 Теория и пример вышеуказанных событий 01:19:30 Теория и пример последнего пересечения 01:22:22 «ИЛИ» событий 01:23:05 Разрыв Теория 01:25:26 Пример разрыва-1 01:26:22 Пример разрыва-2 01:27:58 Структурное моделирование в Verilog-A 01:30:53 Директивы препроцессора в Verilog-A 01:31:25 Включаемые файлы и определение макросов 01:32:52 Условный макрос 01:33:36 Verilog и Verilog-A 01:33:54 Модули подключения 01:34:31 Модуль подключения D2A 01:35:39 Модуль подключения A2D 01:36:15 Модуль подключения BIDIR 01:37:03 Правила подключения #vlsidesign #vlsitraining #verilog Источник и ссылки: Музыка Bensound.com Джейкоб Эбботт с Pixabay Документы и ссылки: OVI Verilog-A LRM, 1996 Новый подход к компактному моделированию полупроводниковых устройств с помощью Qucs Verilog-A синтез аналоговых модулей, М.Е. Бринсон и В. Кузнецов, Международный журнал численного моделирования, 2015 https://github.com/cogenda/VA-BSIM48/... https://literature.cdn.keysight.com/l... Фотография Маркуса Списке